教員情報 - 金杉　昭徳 | 東京電機大学

1.	著書	A Design of Architecture for Rough Set Processor （共著） 2002
2.	著書	A Genetic Algorithm for Switchbox Routing Problem （共著） 1995/01
3.	論文	An FPGA Implementation of Template Matching Processor （共著） 2017/03
4.	論文	Design of Linear Phase FIR Filter using Real Coded Genetic Algorithm Processor based on FPGA （共著） 2017/03
5.	論文	実数値GA専用プロセッサの一方式（共著） 2016/11
6.	論文	Design of a ZNCC template matching processor based on FSBMA （共著） 2016/01
7.	論文	Design of a Real Coded GA Processor （共著） 2015/11
8.	論文	Generator of dynamically reconfigurable processor （共著） 2015/06
9.	論文	Hardware implementation of evolutionary algorithms using dynamic reconfiguration technology （共著） 2014/12
10.	論文	Accuracy improvement of genetic algorithm for obtaining floating-point solution （共著） 2014/10
11.	論文	A novel architecture of dynamically reconfigurable fused multiply-adder for digital signal processing （共著） 2014/09
12.	論文	Position detection method for microwell chip on microscope stage by photon multiplier tube （共著） 2014/09
13.	論文	Impulse Response of Plant Bioelectric Potential to Illuminating Light （共著） 2014/02
14.	論文	A novel architecture of dynamically reconfigurable fused multiply-adder for digital signal processing （共著） 2014/01
15.	論文	Accuracy Improvement of Genetic Algorithm for Obtaining Floating-Point Solution （共著） 2014/01
16.	論文	Dynamically Reconfigurable Circuit for Correlation Calculation （共著） 2014/01
17.	論文	Generator of Dynamically Reconfigurable Processor （共著） 2014/01
18.	論文	Position detection method for microwell chip on microscope stage by photon multiplier tube （共著） 2014/01
19.	論文	A Reconfigurable Distributed GA Processor （共著） 2013/06
20.	論文	A Parallel Processor for Distributed Genetic Algorithm with Redundant Binary Number （単著） 2013/01
21.	論文	Numerical Research on Distributed Genetic Algorithm with Redundant Binary Number （単著） 2012/12
22.	論文	A Processor for GA based on Redundant Binary Number using FPGA （単著） 2012/08
23.	論文	A Novel Distributed Genetic Algorithm with Redundant Binary Number （単著） 2012/06
24.	論文	A Processor for Genetic Algorithm based on Redundant Binary Number （共著） 2011/11
25.	論文	Design of Dynamically Reconfigurable Processor for the H.264/AVC Image Prediction and De-blocking Filter （共著） 2010/12
26.	論文	A Processor for Genetic Algorithm based on Redundant Binary Number （共著） 2010/11
27.	論文	A Design and Simulation for Dynamically Reconfigurable Systolic Array （共著） 2010/10
28.	論文	A dynamically reconfi gurable processor for H.264/AVC image prediction （共著） 2010/09
29.	論文	A novel coding method for genetic algorithms based on redundant binary number （共著） 2010/09
30.	論文	A Processor with Dynamically Reconfigurable Circuit for Floating-Point Arithmetic （共著） 2010/07
31.	論文	A Dynamically Reconfigurable Processor for the H.264/AVC Image Prediction （共著） 2010/02
32.	論文	A novel coding method for genetic algorithms based on redundant binary number （共著） 2010/02
33.	論文	A Dynamically Reconfigurable Arithmetic Circuit for Complex Number and Double Precision Number （共著） 2009/06
34.	論文	An Architecture of Dynamically Reconfigurable Arithmetic Circuit （共著） 2009/04
35.	論文	An Implementation and Verification of Dynamically Reconfigurable Systolic Array （共著） 2009/04
36.	論文	Genetic Algorithm with Dynamic Variable Number of Individuals and Accuracy （共著） 2009/02
37.	論文	A Design and Simulation for Dynamically Reconfigurable Systolic Array （共著） 2008/11
38.	論文	A Processor for Genetic Algorithm based on Redundant Binary Number （共著） 2008/11
39.	論文	An Architecture of Dynamically Reconfigurable Systolic Array （共著） 2008/06
40.	論文	Genetic Algorithm that can Dynamically Change Number of Individuals and Accuracy （共著） 2007/10
41.	論文	Design and Implementation of Rough Rules Generation from Logical Rules on FPGA Board （共著） 2007/07
42.	論文	Implementation of Maze Routing Engine on FPGA （共著） 2007/04
43.	論文	A Processor for Genetic Algorithm using Dynamically Reconfigurable Memory （共著） 2007/03
44.	論文	A Design of Rough Set Processor for Knowledge Discovery （共著） 2007/01
45.	論文	A Processor for Genetic Algorithm using Dynamically Reconfigurable Memory （共著） 2006/11
46.	論文	A Control Circuit for Reconstruction of Wafer Scale Integrated Circuit （共著） 2004/04
47.	論文	A Placement Technique for Wafer Scale Integrated Circuit （単著） 2003/04
48.	論文	A Basic Design for Rough Set Processor （共著） 2001/06
49.	論文	A Greedy Router based on Maze Router and Genetic Algorithm （共著） 2001/04
50.	論文	A Placement method based on boundary method and Genetic Algorithm （共著） 2001/04
51.	論文	A Design of Architecture for Rough Set Processor （単著） 2001/01
52.	論文	A Novel Evolutionary Algorithmfor Placement Problem （共著） 1999
53.	論文	A Single-Layer Routing Method based on Maze Router and Genetic Algorithm （共著） 1999
54.	論文	ウイルス進化論に基づく進化型アルゴリズム（共著） 1999
55.	論文	A Genetic Algorithm for Switchbox Routing Problem （共著） 1998/06
56.	論文	A Novel Genetic Algorithm Based on the Theory of Virus Evolution （共著） 1998/01
57.	論文	A Reconfiguration Method of WSI circuits using Evolutionary Algorithm （共著） 1998/01
58.	論文	A Genetic Algorithm for Global Routing Problem （共著） 1998
59.	論文	A Novel Placement Method Using Evolutionary Algorithm （共著） 1998
60.	論文	任意形状ブロックを対象とした一配置手法（共著） 1998
61.	論文	A Genetic Floorplan Method with Novel Coding Technique and Crossover Operation （共著） 1997
62.	論文	A Novel Josephson Ternary Multiplier （共著） 1997
63.	論文	Analysis of Relaxation Oscillation SQUID with Additional Positive Feedback （共著） 1997
64.	論文	Digital Application of Chaotic Oscillation Modes in Josephson Circuit （共著） 1997
65.	論文	A Genetic Approach to Placement Using a New Coding Technique （共著） 1996
66.	論文	A Novel Crossover Operation for Genetic Placement Method （共著） 1996
67.	論文	Oscillation Modes in a Josephson Circuit and Its Application to Digital Systems （共著） 1996
68.	論文	A Memory Circuits Utilizing Chaos in Josephson Circuits （共著） 1995
69.	論文	Theoretical Analysis of A Relaxation Oscillator with SQUID （共著） 1995
70.	論文	Basic Digital Application for Josephson Junction Chaotic and Associated Oscillation Modes （共著） 1994
71.	論文	Basic Logic and Memory Circuits using Chaotic and Associated Oscillation Modes Produced in Josephson Junctions （共著） 1994
72.	論文	A Chaos Simulator using Analogue Circuit to Model Josephson Junction （共著） 1993
73.	論文	An Efficient Algorithm for Floorplanning of High-Speed VLSI Circuits Using Hierarchical Clustering with Fuzzy Theory （共著） 1993
74.	論文	Analysis of Oscillations Produced in Josephson Circuits using Wavelet Transform （共著） 1993
75.	論文	Mapping of Oscillation Modes Produced in Josephson Circuits （共著） 1993
76.	論文	Wavelet Analysis of Bifurcations in Josephson Circuits （共著） 1993
77.	論文	回路結線の規則性抽出の一手法（共著） 1993
78.	論文	Novel Oscillation Modes Produced in Josephson Circuits （共著） 1992
79.	論文	A New Simulator for Josephson Circuits with Lossy Transmission Lines （共著） 1991
80.	論文	Analysis of Pulse Propagation on High-Tc Superconducting Transmission Lines （共著） 1991
81.	論文	A Wafer-Scale FFT Processor Featuring a Repeatable Building Block （共著） 1989
82.	論文	A Wafer Scale 170,000-Gate FFT Processor with Built-In Test Circuits （共著） 1988
83.	論文	A Wafer Scale 170,000-Gate FFT Processor with Built-In Test Circuits （共著） 1987
84.	論文	A Novel Computer Approach for Nonlinear Oscillations （共著） 1986
85.	論文	ジョセフソン素子回路における定常振動の解析（共著） 1984
86.	その他	FPGA搭載プロセッサ一体型機械語モニター（共著） 2018/01
87.	その他	実数値GA専用プロセッサを用いたFIRフィルタの最適設計（共著） 2017/01
88.	その他	消費エネルギーを分配した領域毎に立上げ可能なプロセッサの検討（共著） 2017/01
89.	その他	実数値GA専用プロセッサの一設計（共著） 2015/06
90.	その他	相関演算専用プロセッサのFPGAへの実装（共著） 2015/06
91.	その他	Fundamental Research on Dynamic Reconfigurable Integrated Circuits （共著） 2009/08
92.	その他	パフォーマンスドリブン・レイアウト手法（共著） 2001
93.	その他	配置配線における各種アルゴリズムについて（単著） 1999
94.	その他	回路と実装技術の現状と今後の動向－設計手法・ツールの動向（単著） 1998
95.	その他	カオスの発生事例－1. ジョセフソン回路（共著） 1993
96.	その他	ウェーハ・スケールLSIの可能性と限界（共著） 1987
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■ 所属学会

1.	1983/04～	電子情報通信学会
2.	1985/04～	情報処理学会
3.	1990/04～2016/03	エレクトロニクス実装学会
4.	2000/09～2015/03	人工知能学会

■ 職歴

1.	1985/04～1990/03	株式会社　富士通研究所半導体研究部研究員
2.	1990/04～2002/08	埼玉大学工学部電子工学科助手
3.	1999/04～2000/02	ワルシャワ大学数学科客員研究員
4.	2002/09～2006/09	東京電機大学工学部電子工学科助教授

■ 学歴

1.	1976/04～1981/03	東京工業高等専門学校電子工学科卒業
2.	1981/04～1983/03	埼玉大学工学部電子工学卒業工学士
3.	1983/04～1985/03	埼玉大学　大学院工学研究科電子工学修士課程修了工学修士
4.	1994/09 (学位取得)	埼玉大学博士（工学）

■ 学内役職・委員

2016/04/01～2018/03/31

学校法人東京電機大学電気電子システム工学専攻主任

■ 研究課題・受託研究・科研費

2009/01～2009/12

高信頼性を有する多機能電子回路基板構成法の研究その他の補助金・助成金（キーワード：動的再構成）

■ 委員会・協会等

1.	1992/04～1999/03	エレクトロニクス実装学会大会運営委員
2.	1995/04～1999/03	エレクトロニクス実装学会回路・実装設計技術委員会　幹事
3.	1996/04～1999/03	エレクトロニクス実装学会システム実装CAE研究会　主査
4.	1997/04～2000/03	アジア南太平洋設計自動化国際会議組織委員
5.	1997/04～	エレクトロニクス実装学会論文査読委員
6.	2008/04/01～	ICCIT 国際プログラム委員
7.	2014/04/01～	エレクトロニクス実装学会回路・実装設計技術委員会アドバイザ
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■ 担当経験のある科目

1.	基礎電子回路（埼玉大学）
2.	アルゴリズムとデータ構造（東京電機大学）
3.	コンピュータ・アーキテクチャ（東京電機大学）
4.	コンピュータ基礎および演習（東京電機大学）
5.	ディジタル回路II（東京電機大学）
6.	プレゼンテーション（東京電機大学）
7.	プログラミングⅠ（東京電機大学）
8.	ホームエレクトロニクス（東京電機大学）
9.	マイクロプロセッサ応用（東京電機大学）
10.	情報理論（東京電機大学）
11.	技術英語（東京電機大学）
12.	組込みシステム特論（東京電機大学）
13.	論理システム設計（東京電機大学）
14.	論理回路設計（東京電機大学）
15.	電気電子機器（東京電機大学）
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■ 研究紹介

デジタル放送，スマートフォン，携帯音楽プレイヤーには，マイクロプロセッサが不可欠です．マイクロプロセッサは，数万～数十億個もの素子から成る大規模な集積回路であり，あらゆる機器の中枢として使われています．
　本研究室は，マイクロプロセッサの研究を行い，学問の発展に貢献するとともに，関連技術者を育成します．また，独自開発したプロセッサを利用するための基本ソフトやCAD開発も行います．
キーワード：　マイクロプロセッサ，集積回路，基本ソフトウェア